相位干涉仪数字接收机的FPGA实现
本文基于一种能够实现宽带高灵敏度测频和窄带高精度测相的中频数字接收机方案,采用高速ADC和可编程逻辑器件实现硬件设计,将核心算法集成到一片超大规模FPGA中,实现了全SOC设计.文中简要介绍了接收机的硬件组成、设计特点以及多路高速DFT运算和多路高速数字下变频两项关键技术.接收机硬件性能的评估结果表明,该接收机测频灵敏度高,可以给出小于1°的相位测量精度,解决了相位干涉仪体制下高灵敏度检测以及高测角精度的问题.
数字接收机 相位干涉仪 测频 测相
张硕 梁士龙
中国航天科工集团二院二十五所,北京,100854
国内会议
西宁
中文
198-203
2006-09-01（万方平台首次上网日期，不代表论文的发表时间）