基于FIFO队列的PCI总线仲裁器的设计及FPGA实现

摘要：

介绍了PCI总线的仲裁机制和常用仲裁协议,讨论了基于FIFO队列的仲裁原理,将FIFO队列引入PCI总线仲裁,以请求时间为仲裁依据,旨在解决目前PCI总线仲裁协议中由于优先级循环出现的特权插队问题,详细说明了本文提出的基于循环优先级仲裁协议与FIFO队列相结合的总线仲裁器的设计和FPGA硬件实现,设计采用自顶向下的设计方法,整个设计分为3个模块,采用硬件描述语言VerilogHDL进行设计描述,给出了顶层设计原理图,核心部分的VerilogHDL描述及整个设计的仿真波形.

关键词： PCI总线 仲裁协议 FIFO队列 FPGA实现 顶层设计原理图

作者: 尹晓杰 童朝南 周先谱

作者单位: 北京科技大学,信息工程学院,北京,100083

会议类型: 国内会议

会议名称: 中国钢铁节能环保与自动化会议暨第十一届全国自动化应用技术学术交流会

会议地点: 北京

会议语种:中文

页码: 623-625

在线出版日期: 2006-08-19（万方平台首次上网日期，不代表论文的发表时间）