一种具有饱和处理功能的24位并行乘加单元优化设计
本文完成了一种24bit×24bit+48bit带饱和处理的乘加单元设计,在乘法器的设计中,采用改进的Booth算法(MBA)减少了部分积的数目以适应高速运算,并用由compressor组成的Wallacetree来将产生的部分积相加.在设计中,将被加数作为乘法器的一个部分积参与到Wallacetree阵列中来完成乘加运算,大大提高了MAC的性能,同时通过增加饱和检测和处理电路实现了饱和处理功能.
集成电路 乘法器 芯片设计
张萌 贾俊波 郑维山
东南大学国家专用集成电路工程中心,210096
国内会议
北京
中文
349-352
2005-11-01（万方平台首次上网日期，不代表论文的发表时间）