一种改进的CCS-CSS加法器电路

摘要：

本文介绍了一种改进的加法器CCS进位链电路,并与没有进行改进的传统的CCS进位链电路进行比较.对这两种电路结构在同样的条件下用SPICE模拟,实验结果证明:4-bit加法器单元的进位传输延迟时间缩短了34.39﹪,并且第4位全加和的传输延迟时间也缩短了33.95﹪.

关键词： 加法运算 电路结构 进位链

作者: 吴珂 甘学温 赵宝瑛

作者单位: 北京大学信息科学技术学院微电子学研究院,北京,100871

会议类型: 国内会议

会议名称: 第十四届全国半导体集成电路、硅材料学术年会

会议地点: 北京

会议语种:中文

页码: 172-175

在线出版日期: 2005-11-01（万方平台首次上网日期，不代表论文的发表时间）