在FPGA上实现数字锁相环位同步器的设计

摘要：

本文详细介绍了超前滞后型数字锁相环从位流数据中恢复出位时钟的原理,分析了其结构参数对于环路性能的影响并加以改进,最后在FPGA中利用VHDL语言实现.仿真结果表明,本文设计的方案对于受到干扰的基带数据可以稳定、快速锁定.

关键词： 数字锁相环 位同步器 FPGA VHDL

作者: 陈良灏 朱亮 韩方景

作者单位: 国防科技大学电子科学与工程学院,长沙,410073

会议类型: 国内会议

会议名称: 中国电子学会第十一届青年学术年会

会议地点: 济南

会议语种:中文

页码: 1027-1031

在线出版日期: 2005-09-01（万方平台首次上网日期，不代表论文的发表时间）