非正则LDPC码部分并行译码器设计

摘要：

提出了一种改进的基于BP_based算法的部分并行LDPC译码器结构,较好的解决了当校验矩阵为完全随机结构时硬件资源和数据吞吐量平衡的问题.该译码器码长3944比特,最大迭代次数20次,使用Xilinx的Virtex-ⅡPro70芯片,其数据吞吐量达到了10Mbps.

关键词： 译码器 校验矩阵 部分并行结构 可编程逻辑器件 BP_based算法

作者: 张彬 胡剑浩 刘文焘 李少谦

作者单位: 电子科技大学通信抗干扰技术国家级重点实验室,成都,610054

会议类型: 国内会议

会议名称: 中国西部青年通信学术会议

会议地点: 成都

会议语种:中文

页码: 522-526

在线出版日期: 2005-11-01（万方平台首次上网日期，不代表论文的发表时间）