并行VITERBI译码器的FPGA实现

摘要：

在卫星通信以及超3G通信系统中,都采用了交织与卷积编码相结合的编码方式,在一场特殊场合,其数据传输速度达到100Mbit/s以上.本文在基于现场可编程器件的基础上,提出对并行VITERBI译码器中ACS单元和译码回溯单元的硬件结构和算法逻辑的设计.对802.11a规定的(2,1,7)卷积码,译码速度达到100Mbit/s以上.

关键词： 维特比 译码器 ACS单元 译码回溯单元 硬件结构 FPGA

作者: 朱芸 李玉柏

作者单位: 电子科技大学通信学院DSP实验室

会议类型: 国内会议

会议名称: 中国西部青年通信学术会议

会议地点: 成都

会议语种:中文

页码: 794-799

在线出版日期: 2005-11-01（万方平台首次上网日期，不代表论文的发表时间）