多分辨率组合模糊最小最大分类器的硬件设计

摘要：

本文针对多分辨率组合模糊最小最大分类器模型(MRC-FMMC)提出一种软件学习硬件分类的实现方案,并用并行结构实现硬件部分.该设计采用并行推理模块对输入数据进行并行分类,推理模块之间相互独立,且推理模块数目可以根据需要进行选择,所有推理模块由控制模块进行控制,且推理模块与控制模块之间采用异步接口,两者可以工作在不同频率.该分类器用Xilinx的spartanⅡ器件实现可以稳定工作在50MHz.用SMIC0.18um工艺进行ASIC设计后仿真可以工作在100MHz.实际测量的分类结果与模拟结果完全一致.并可以方便实现片间的级连.

关键词： 模式分类 硬件设计 并行结构 多分辨率组合 模糊神经网络

作者: 范思强 靳东明

作者单位: 清华大学微电子学研究所,北京,100084;ECE Department ⅡT,Chicago IL 60616 清华大学微电子学研究所,北京,100084

会议类型: 国内会议

会议名称: 2005年中国模糊逻辑与计算智能联合学术会议

会议地点: 深圳

会议语种:中文

页码: 542-546

在线出版日期: 2005-04-16（万方平台首次上网日期，不代表论文的发表时间）