基于VHDL解释器的逻辑电路BIST结构自动插入的实现
构造BIST(Built-InSelf-Test)单元是逻辑电路层次化BIST设计的重要组成部分.对于不同的被测对象CUT(CircuitUnderTest),BIST单元需要进行测试控制器、测试生成器和响应分析器等的参数配置,即改变参数并进行重构得到符合该CUT要求的标准BIST单元.本文提出了一种基于被测对象的VHDL模型进行BIST结构自动插入的方法.该方法构造了一个标准的BIST结构及上层控制台应用程序.当CUT发生变化时,应用程序中的CUT解释器对该CUT进行解释并根据解释结果重构标准BIST结构的参数对应项,并将该结构自动插入CUT,生成可用于仿真、综合实现的VHDL文件.文章最后给出了进行BIST结构自动插入后的被测对象的仿真结果.
内建自测试 逻辑电路测试 BIST结构 CUT 集成电路
谈恩民 叶宏 张勇
桂林电子工业学院电子工程系CAT研究室,桂林,541004;上海交通大学电子信息与电气工程学院,上海,200030 桂林电子工业学院电子工程系CAT研究室,桂林,541004
国内会议
宜昌
中文
290-294
2005-10-01（万方平台首次上网日期，不代表论文的发表时间）