一种新型结构的模(2n+1)乘法器及其VLSI实现

摘要：

本文提出了一种新型结构的模(2n+1)乘法器.借鉴了二进数的diminished-1表达法在模(2n+1)运算中的优点,采用改进的Booth译码降低部分积的数量,运用改进的Wallace-Tree技术对部分积求和的同时进行模运算,当n很大时,这种结构的模乘器的延时几乎与普通的乘法器相当.最后,我们给出了模乘器(n=16)的硬件实现,并用0.6um工艺的标准单元库对模乘器进行了版图综合.

关键词： 模乘器 Booth译码 VLSI 进位保留加法

作者: 沈鹏 高志强

作者单位: 清华大学微电子研究所,100084

会议类型: 国内会议

会议名称: 中国电子学会第八届青年学术年会暨中国电子学会青年工作委员会成立十周年学术研讨会

会议地点: 合肥

会议语种:中文

页码: 126-131

在线出版日期: 2002-08-13（万方平台首次上网日期，不代表论文的发表时间）