一种320Mbps高速维特比译码器的设计和实现

摘要：

本文实现了高速数字调制解调器中高速(2,1,7)卷积码的维特比译码器的设计和实现.该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps.

关键词： 维特比译码器 低轨航天器 数字调制解调器

作者: 刘昌清 杨知行 丁锐 翟长海

作者单位: 清华大学微波与数字通信技术国家重点实验室(北京)

会议类型: 国内会议

会议名称: 中国空间科学学会空间探测专业委员会第十七次学术会议

会议地点: 乌鲁木齐

会议语种:中文

页码: 459-462

在线出版日期: 2004-09-01（万方平台首次上网日期，不代表论文的发表时间）