H.264中自适应二进制算术编码器的FPGA实现

摘要：

本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构,该结构优化了标准中区间重整的算法流程,并针对进位输出无长度限制的问题,设计了基于FIFO的高吞吐率输出模块.整体的电路采用流水线结构,编码速度达到1bit/cycle.该结构在Altera ACEX EP1K100-1 EPGA上实现,工作频率可达42MHz.

关键词： H.264 CABAC 算术编码 FPGA 流水线 视频压缩标准 电路结构

作者: 王小龙 许超

作者单位: 北京大学视觉与听觉信息处理国家重点实验室(北京)

会议类型: 国内会议

会议名称: 2004中国通信集成电路技术与应用研讨会

会议地点: 杭州

会议语种:中文

页码: 6-11

在线出版日期: 2004-11-01（万方平台首次上网日期，不代表论文的发表时间）