高速流水RS(204,188)译码器的VLSI设计与实现
高速RS码已经广泛应用于各种高速通信系统,特别是光纤通信和高清晰度电视中,以提高数据的可靠性.文中改变了改进的Euclid算法的初始迭代条件以减少迭代次数,采用了并行迭代方法来降低译码延迟,提出了一个三级流水线结构以提高译码器的吞吐率,并利用Top-down设计方法完成了RS(204,188)译码器的VLSI设计.文中还将常规有限域乘法器和求逆器转化到复合域中实现,降低了芯片的复杂性和关键路径的延迟.本文采用0.25μm CMOS标准单元工艺成功地实现了RS(204,188)译码器,其电路规模约3万等效门,芯片内核面积为1.64mm<”2>,总的时延为239个时钟周期,吞吐率为1.6Gbit/s.
高速 RS译码器 Euclid VLSI 流水处理 VLSI设计 芯片内核 数据通信
游余新 王进祥
大唐微电子技术有限公司(中国北京) 哈尔滨工业大学微电子中心(中国哈尔滨)
国内会议
杭州
中文
173-178
2004-11-01（万方平台首次上网日期，不代表论文的发表时间）