GPS接收机数字载波锁相环性能研究
GPS接收机的数字基带处理器性能优劣直接影响GPS定位精度,数字基带处理器分为伪码延迟锁相环(DDLL)和数字载波锁相环(DPLL)两大功能块,本文从数字载波锁相环的角度研究高动态体制下GPS接收机性能,通过数学建模分析了一阶、二阶、三阶DPLL的环路稳定性和瞬态响应,相位跟踪误差的概率密度函数和方差特性,载波相位的捕获性能及第一次周跳的平均时间.分析结果指明了系统动态、输入噪声和接收机参数对GPS相位观测量的影响,为设计高精度、高动态GPS载波相位同步系统提供了参考.
数字载波锁相环 捕获概率 周跳概率
周密 张晓玲
电子科技大学电子工程学院(成都)
国内会议
长沙
中文
1-7
2004-04-01（万方平台首次上网日期，不代表论文的发表时间）