用VHDL语言设计产生时序电路

摘要：

介绍了用VHDL硬件描述语言进行时序电路设计时所用的多种描述方法,当时序电路采用不同的触发方式时,用VHDL语言编程的设计方法.

关键词： 时序电路 触发器 VHDL语言 设计方法

作者: 王京生 王琼 张哲

作者单位: 山东科技大学机电学院(山东泰安) 寿光建筑设计研究院(山东寿光) 寿光建筑工程管理局(山东寿光)

会议类型: 国内会议

会议名称: 中国自动化学会华东地区第十七届学术年会

会议地点: 杭州

会议语种:中文

页码: 12-14

在线出版日期: 2004-11-01（万方平台首次上网日期，不代表论文的发表时间）