基于CPLD的数字锁相环的VHDL设计

摘要：

采用CPLD设计数字锁相环能增加集成度及灵活性.本文提出一种用单片CPLD实现数字锁相环的VHDL设计方法,给出关键模块的VHDL描述,并分析其误差.

关键词： 数字锁相环 VHDL CPLD

作者: 倪亮 赵正予 李家欣

作者单位: 武汉大学电信学院 华中科技大学工程计算与仿真研究所

会议类型: 国内会议

会议名称: 中国航空学会信号与信息处理专业全国第七届学术会议

会议地点: 海口

会议语种:中文

页码: 282-285

在线出版日期: 2003-10-01（万方平台首次上网日期，不代表论文的发表时间）