高性能DSP片内二级Cache TAG控制器的设计与功耗优化

摘要：

本文介绍了高性能DSP芯片内二级cache的功能,并详细分析和设计了cache Tag控制器的读写、比较、替换Tag等操作.在设计中,为确保初始启动时Tag体数据是无效的,另外考虑到Tag读写命中后修改V、D、LRU位不用回写Tag体,故把Tag体和V、D、LRU(合法、脏、最近最少使用位)分开,并且Tag体采用单端口SRAM,V、D、LRU采用寄存器来实现.在功耗优化时,借用功耗分析工具Mars_rail,尝试了减少不必要的读写Tag体、资源共享等多种优化方法,最后满足了功耗要求.

关键词： cache LRU 单端口SRAM 功耗优化 数字信号处理器 控制器

作者: 程由猛 陈书明

作者单位: 国防科技大学计算机学院(长沙)

会议类型: 国内会议

会议名称: 第八届计算机工程与工艺全国学术年会

会议地点: 昆明

会议语种:中文

页码: 265-269

在线出版日期: 2003-08-10（万方平台首次上网日期，不代表论文的发表时间）