RISC微处理器的设计
本论文完成了一个32位5级流水线RISC微处理器的设计(命名为Core).论文对Core的5级流水线结构、RISC架构思想、设计流程、设计思想和设计结果进行了讨论.Core的指令系统兼容RISC架构的MIPS指令,保留并扩展了诸如Branch和Load/Store等基本RISC指令.同时提出了流水线中的风险问题(Hazard)——数据风险、跳转风险和外部例外,并通过对控制指令的优化和选取解决风险问题.Core的设计经过系统设计、行为描述、功能仿真,通过综合得到门级网表,再通过FPGA的实现验证系统功能.Core的验证经过了各种测试向量的不同组合的测试,从而验证了设计的可行性和正确性.
测试向量 微处理器 流水线结构 设计思想
靳远 刘源 刘同芳 侯立刚 吴武臣
北京工业大学电子工程系
国内会议
天津
中文
164-167
2003-09-01（万方平台首次上网日期，不代表论文的发表时间）