支持并行模拟的Verilog编译技术研究与实现
并行HDL模拟是加速大型复杂的VLSI系统模拟验证的有效方法,支持并行模拟的HDL编译技术是其中的关键技术.本文提出了一种支持并行模拟的Verilog编译技术,编译器将Verilog描述转换成C++代码,最后与并行模拟核心库编译链接生成可执行并行程序.文章将主要介绍编译器构成、代码生成方法和并行模拟核心库,该技术已经在并行Verilog模拟器ParaVer上实现.
Verilog并行模拟 模拟核心库 Verilog编译
李暾 李思昆 郭阳 刘功杰
国防科学技术大学计算机学院(长沙)
国内会议
贵阳
中文
297-302
2002-08-20(万方平台首次上网日期,不代表论文的发表时间)