RTL级集成电路的时序深度

摘要：

在高层次测试生成中,为了更好的利用高层次电路的结构信息,文中以Verilog硬件描述语言描述的电路为研究对象,提出RTL级集成电路的静态时序深度和动态时序深度概念.从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系,并结合实例分析了二者在高层测试生成中的 应用.高层次行为信息的提取也将为高层次设计和验证提供方便.

关键词： 高层次测试 硬件描述语言 时序深度 RTL电路

作者: 高燕 沈理

作者单位: 中国科学院计算技术研究所(北京)

会议类型: 国内会议

会议名称: 第二届中国测试学术会议

会议地点: 上海

会议语种:中文

页码: 80-87

在线出版日期: 2002-10-01（万方平台首次上网日期，不代表论文的发表时间）