一个面向同步时序电路的电路并行测试生成算法
(0) 面对VLSI设计规模日益增大的挑战,除了电路并行以外,其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题.然而,已有的电路并行测试生成算法并未取得理想的结果,尤其对时序电路.如何划分电路,成为电路并行算法的设计基础和成功的关键.面向逻辑级描述的同步时序电路,以触发器为核的电路划分算法BWFSF将电路划分为大功能块.对Benchmark-89电路的实验结果表明,基于G-F二值算法和BWFSF算法的电路并行测试生成算法在有效地减少存储空间消耗的同时,能够获得稳定的加速比.
测试生成 同步时序电路 电路并行 触发器 大功能块
刘蓬侠 曾芷德 李思昆
国防科技大学计算机学院(长沙)
国内会议
上海
中文
44-49
2002-10-01（万方平台首次上网日期，不代表论文的发表时间）