用VHDL语言描述的伪随机码发生器自动校验模型
对于仿真目标而言,描述一个系统的自校验模型是非常重要的,因为模型准确地描述了系统是确实必须的.本文给出了用VHDL语言描述的伪随机码发生器自动校验模型的设计.对于许多限制性模型,校验它们的有效性是十分困难的.在给出设计中,系统的规格方面是由设计者通过修改的线性实时逻辑来描述输入和输出之间的实时限制和关系.修改的线性实时逻辑是一个传统逻辑的扩展,能描述各种变量之间的空时关系.用VHDL语言描述的模型.基于给出规格上指导测试和仿真;输出的仿真与期望的结果进行比较和评价,从而揭示出规格的语差.
自校验模型 VHDL语言描述 伪随机码发生器 线性实时逻辑
卢荣德 陈宗海 黄志广 杨丽
中国科学技术大学自动化系(合肥)
国内会议
杭州
中文
340-344
2002-08-01（万方平台首次上网日期，不代表论文的发表时间）