基于.25um工艺的层次式时间驱动的版图设计
以超深亚微米工艺为支撑的系统芯片(SOC)是VLSI发展的趋势,其中版图设计是整个设计流程中极为重要的步骤之一.由于系统芯片(SOC)规模大、系统时钟频率高,采用传统的展平式(flat)设计会导致工具处理能力严重不足.本文提出了一种层次式、时间驱动的版图设计新方法.在我们的设计方法中,整个设计阶段采用时间驱动方式以满足时间约束,布局规划时采用层次式模块分割以适应芯片规模大的要求.我们针对8VSB芯片采用2.5um工艺在商用软件上对上述方法进行了验证.实验结果表明,60万门的8VSB芯片速度可达到108Mhz.
系统芯片 布局规划 时间驱动 集成电路
韩晓霞 吴万里 张明 姚庆栋
浙江大学信息与通信工程研究所ASIC设计研究室(杭州)
国内会议
宁波
中文
331-334
2001-05-01（万方平台首次上网日期，不代表论文的发表时间）