高速嵌入式同步SRAM编译器核心单元设计
本文给出了基于嵌入式同步SRAM编译器的核心存储单元的设计.所设计的两种核心单元分别为512-b(64×8位)和4k-b(256×16位).设计中采用位线平衡技术、高速两级灵敏放大器及可预置电压的数据输出缓冲以提高存储器的速度;同时,还采用了优化的阵列结构、两级灵敏放大器的层次式结构来降低数据线的电压幅度,从而达到降低功耗的目的.芯片采用新加坡Chartered公司的0.6um CMOS工艺实现,芯片尺寸分别为375.5um×586.7um和951.3um×1439.7um,工作频率超过50MHz,功耗分别为3.25m W/MHz和6.75m W/MHz.
灵敏放大器 SRAM编译器 核心存储单元 超大规模集成电路
赵晖 郭宇华 任俊彦 许俊 沈磊 章倩苓
复旦大学ASIC与系统国家重点实验室(上海)
国内会议
宁波
中文
284-287
2001-05-01（万方平台首次上网日期，不代表论文的发表时间）