一种基于大规模可编程逻辑器件的并行乘法器的设计

摘要：

本文介绍了一种基于大规模可编程逻辑器件新的并行乘法器的设计原理与方法.其部分积的产生采用了非重叠的(non-overlapped)三位编码方式,并且改进Wallace加法树内部的连线方式,最后用超前进位加法器产生乘积.用VHDL语言描述了整个设计,并在Lattic公司的ispLSI1048上实现了该乘法器.

关键词： 并行乘法器 加法树 可编程逻辑器件 部分积

作者: 邬杨波 李宏 胡建平

作者单位: 宁波大学信息科学与技术学院(宁波)

会议类型: 国内会议

会议名称: 中国电子学会电路与系统学会第十六届年会

会议地点: 宁波

会议语种:中文

页码: 430-433

在线出版日期: 2001-05-01（万方平台首次上网日期，不代表论文的发表时间）