一个异步Viterbi解码器的系统级设计
本文提出了一种异步逻辑电路的系统级设计方法,并用此方法设计了一种异步viterbi解码器.该解码器利用全硬件实现以提高性能,而且考虑到通讯设备长时间处于待机状态的特点,利用异步逻辑待机无功耗的特点来实现低功耗设计.在算法优化中,采用2的补码编码方法,把BM中的平方运算简化为加法运算,使PM中的更新操作简化为求反操作.VHDL逻辑仿真表明解码器功能正确,异步逻辑电路待机无逻辑操作并能自动初始化.
解码器 异步逻辑电路 系统级设计 设计方法
黑勇 仇玉林
中科院微电子中心
国内会议
昆明
中文
114-118
2001-04-12（万方平台首次上网日期，不代表论文的发表时间）