基于“一遍综合”(one-pass synthesis)的深亚微米设计测试技术
为了保证高的测试覆盖率,必须采用结构化的自动可测试技术.这就要求尽可能的采用同步设计并对RTL级的Verilog语言风格有相应的限制.“一遍综合”(one-pass synthesis)的测试方案把可测试性设计与逻辑综合合理地结合在一起,提高了可测试性设计的效率,有效地解决了可测试性设计电路对时序影响的收敛问题.同时,由于SoC除了包含用户逻辑外,还集成了IP、存储器等核心模块,这使得测试问题变得更加复杂.我们结合JTAG标准,通过应用BIST(Build-In Self Test)技术解决了内存的测试问题.
亚深微米 电路测试 HDTV 逻辑模块
胡海波 韦健 吴万里 张明
浙江大学信息与通信工程研究所ASIC设计研究室(杭州)
国内会议
宁波
中文
340-343
2001-05-01（万方平台首次上网日期，不代表论文的发表时间）