DDR3控制器IP核板级验证方法

摘要：

　　随着芯片产业的迅速发展，芯片的功能更加强大，其规模也不断扩大。芯片内部的IP 核验证是现在芯片制造中必不可少的重要部分，为了解决现有板级验证中存在的灵活性差的问题，提出了采用多板互联的SoPC 方法对目标芯片的IP 核进行板级验证。设计采用数据生成与校验测试控制板卡，包括主控模块和数据生成模块，用来对DDR3 控制器IP 进行多方面的验证方法学的测试，设计采用核心验证板卡用来测试DDR3 控制器IP 的基本电气性能。构建三种测试平台对芯片的DDR 控制器IP 核进行了验证，并进行了多组数据的测试，测试结果表明待测IP 核功能正确，以此设计出验证方法避免了采用复杂状态机带来的问题，能够提高板级验证的灵活性。

关键词： FPGA SoPC 知识产权核 DDR3控制器 验证

作者: 乔婷婷 周芝梅 冯晨 陈禾 张海洋

作者单位: 北京理工大学,北京 100081;华北电力大学,北京 102206 北京智芯微电子科技有限公司,北京 102200 国网思极紫光(青岛)微电子科技有限公司,北京 100089 北京理工大学,北京 100081

会议类型: 国内会议

会议名称: 第十五届全国信号和智能信息处理与应用学术会议

会议地点: 重庆

会议语种:中文

页码: 232-236

在线出版日期: 2022-04-10（万方平台首次上网日期，不代表论文的发表时间）