基于DDR3 SDRAM的访存调度器设计与实现
通用处理器的存储器控制器大多通过FIFO存储、同步并按照原程序顺序传递访存请求，这种按程序调度方法实现简单，但是存储器带宽利用率较低。基于优先级的仲裁策略,设计与实现了访存调度器,详细地介绍了访存调度器的设计与实现，文中对各个模块都进行了介绍，主要分析和介绍了仲裁模块的设计，在仲裁模块设计中需处理好请求的相关性，在确保程序执行正确的前提下，对访存请求按照仲裁机制进行重排序，提高访存效率。使用NC Verilog测试和验证了访存调度RTL级代码的正确性,基于TSMC40nm工艺,用Cadence公司RTL Compiler工具对访存调度器的RTL级代码进行综合,综合结果表明时序、面积、功耗方面都满足设计要求,并且运行频率最高可达2.22GHz。
访存调度器 结构设计 仲裁机制 正确性
彭陈 陈胜刚 刘仲 曾思
国防科技大学计算机学院 长沙410073
国内会议
西宁
中文
74-78
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）