65nm下共享存储体的时钟树设计

摘要：

数字集成电路规模的不断增大，时钟网络的结构越来越复杂，时钟树变得更加稠密，时钟偏差和时钟抖动引起的时序问题越来越严重。根据共享存储体的时序路径的特点和SRAM的分布特点,考虑各类时序路径的数据通路的延时情况,利用时钟正偏差解决时序路径的建立时间违例,同时利用时钟负偏差解决时序路径的保持时间违例.在时钟树的实现上,将时钟树的子树进行分别设计,采用了手动设计和工具自动综合相结合的方法.在时钟布线上,采用多种布线方法相结合的手段,最终消除了时钟线上的串扰,保证了时钟信号的质量.

关键词： 数字集成电路 共享存储体 架构设计 时钟树 布线方法

作者: 张仕红 刘祥远 赵振宇 王金钟

作者单位: 国防科技大学计算机学院 长沙410073

会议类型: 国内会议

会议名称: 第十七届计算机工程与工艺年会暨第三届微处理器技术论坛

会议地点: 西宁

会议语种:中文

页码: 338-343

在线出版日期: 2013-07-20（万方平台首次上网日期，不代表论文的发表时间）