基于FPGA的DDR3控制器的实现与调试

摘要：

在某雷达处理机项目中，结合实际信号处理流程以及存储资源与计算资源的需求，采用了FPGA+DSP架构。本文完成了一种基于FPGA的DDR3控制器的设计实现,并在400MHz和500MHZ两种时钟频率下验证了DDR3控制器读写数据的正确性.该设计结构主要包括可综,合的traffic激励产生器、用户接口、存储控制单元等部分,实现对DDR3SDRSM的控制功能.结果表明,本设计在Xilinx FPGA K7系列平台上可以达到预期性能.文中还在逻辑设计和硬件方面简单探讨了DDR3SDRAM提速的制约因素.

关键词： 雷达 数字信号处理器 DDR3控制器 结构设计 现场可编程门阵列

作者: 旷立强 李晋文 唐淦平

作者单位: 国防科技大学计算机学院 长沙410073

会议类型: 国内会议

会议名称: 第十七届计算机工程与工艺年会暨第三届微处理器技术论坛

会议地点: 西宁

会议语种:中文

页码: 428-432

在线出版日期: 2013-07-20（万方平台首次上网日期，不代表论文的发表时间）