面向3D集成的处理器设计研究
本文研究了3D集成技术条件下,电路级、部件级、模块级等不同层次的处理器分割方案,并分析各种分割方式下的收益.最后以一种众核处理器原型为例,进行了3D集成条件下的技术分析.本文所选择的四种分割方式对处理器频率提升和功耗降低均没有大幅改进。但各种方案对集成密度影响很大，需要综合考虑不同die上的逻辑分布收益。不同分割方式的TSV密度要求和设计复杂度要求差异也很大，尤其是TSV密度存在2个数量级的差异，TSV需要占用Die的器件层面积，如果密度过大不但造成大量的面积消耗，而且造成TSV实现难度和成品率的大幅下降。因此实际设计中需要根据实际需求和条件，选择性价比最高的分割方法。
众核处理器 结构设计 三维集成 逻辑分割
郑方 沈莉 吕晖 郑卫华
数学工程与先进计算国家重点实验室 无锡214125
国内会议
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9-14
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）