一种标准单元库时序逻辑电路功能验证方法
本文提出了一种自动验证标准单元库时序逻辑电路功能的方法.该方法将标准单元库数据包中与前端交互的Verilog功能描述文件作为时序电路的黄金功能模型(Golden Model),与最终电路设计的时序逻辑电路的功能进行自动对照,从而验证后端电路的功能与前端设计功能要求一致.整个验证过程使用NC-Verilog,NanoSim混合仿真环境,以及Shell及Perl语言完成自动化的流程控制.实践表明,该方法可以有效降低标准单元库时序逻辑单元的功能验证时间,减少人工对照的出错率,加速工程进度.
集成电路 半定制设计 标准单元库 时序逻辑电路 功能验证
姚龙 梁斌 马驰远
国防科技大学计算机学院 长沙410073
国内会议
西宁
中文
346-350
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）