面向存储级并行的处理器体系结构研究与进展
随着处理器和主存之间的性能差距的不断增大,长延迟外部访存成为影响处理器性能的主要原因之一。存储级并行(MLP)通过多个访存并行执行减少长延迟访存对处理器性能的影响。本文回顾了存储级并行出现的背景,介绍了存储级并行的概念及其与处理器性能模型之间的关系：存储级并行包括并行访存的产生和服务两个方面,本文从处理器和存储结构角度对这两方面的技术分别进行了介绍,并对各种实现技术进行了分析;最后分析讨论了该领域研究存在的问题及进一步的研究方向。
存储级并行 处理器性能 存储结构
谢伦国 刘德峰
国防科技大学计算机学院 计算机研究所 湖南省 长沙市 410073
国内会议
西安
中文
291-300
2008-09-25（万方平台首次上网日期，不代表论文的发表时间）