CMOS缓冲器的时延估算模型
随着集成电路生产工艺的进展,互连线在集成电路设计中影响越来越大.为了减小互连线的影响,人们通常在芯片互连中插入缓冲器.但是缓冲器的插入也相应增加了时延,因此为了精确地对系统进行时延估计,对缓冲器的时延估算就必不可少.本文基于Sakurai的器件模型,提出一种新的缓冲器时延估算模型.
时延 互连线 CMOS缓冲器 估算模型 集成电路
黄章财 毛军发 李晓春
上海交通大学电子工程系(上海)
国内会议
上海
中文
419-422
2003-11-01(万方平台首次上网日期,不代表论文的发表时间)